ISA কী — RISC বনাম CISC

১ · ISA কী — সফটওয়্যার-হার্ডওয়্যারের মধ্যকার চুক্তি

এতদিন আমরা M1-M4-এ দেখেছি হার্ডওয়্যার ঠিক কীভাবে গেট, সার্কিট ও আর্দমেটিক ইউনিট দিয়ে তৈরি হয়। কিন্তু একটি প্রোগ্রামার যখন কোড লেখেন, তিনি ট্রানজিস্টর বা গেট নিয়ে ভাবেন না — তিনি ভাবেন CPU কোন কোন ইনস্ট্রাকশন বোঝে এবং সেগুলো কী করে। এই সম্পূর্ণ তালিকা — CPU যে ইনস্ট্রাকশনগুলো এক্সিকিউট করতে পারে, তাদের ফরম্যাট এবং প্রতিটির সুনির্দিষ্ট আচরণ — একে বলা হয় ইনস্ট্রাকশন সেট আর্কিটেকচার (ISA)।

সবচেয়ে গুরুত্বপূর্ণ বিষয়টি হলো — ISA হলো একটি চুক্তি/ইন্টারফেস, বাস্তবায়ন (implementation) নয়। সফটওয়্যার (কম্পাইলার, অপারেটিং সিস্টেম) এই ISA-কে লক্ষ্য করে কোড লেখে/কম্পাইল করে, কিন্তু ভেতরের প্রকৃত হার্ডওয়্যার ডিজাইন — datapath, control unit, cache (M6-M8-এ যা আসছে) — সম্পূর্ণ ভিন্ন হতে পারে বিভিন্ন প্রস্তুতকারক বা প্রজন্মের চিপে, যতক্ষণ তারা একই ISA বাস্তবায়ন করে। উদাহরণ: বিভিন্ন কোম্পানির, বিভিন্ন প্রজন্মের অসংখ্য ফিজিক্যাল x86 চিপ — সবাই একই x86 ISA বাস্তবায়ন করে, তাই একই কম্পাইল করা প্রোগ্রাম সবগুলোতে চলে, যদিও ভেতরের ডিজাইন সম্পূর্ণ আলাদা হতে পারে। এই পাঠ ইন্টারফেস/চুক্তি দিকটা কভার করে — M6 থেকে বাস্তবায়ন দিকটা শুরু হবে।

২ · CISC — Complex Instruction Set Computer

CISC দর্শন (x86-এর মতো ISA-তে দেখা যায়): তুলনামূলক কম সংখ্যক কিন্তু শক্তিশালী/জটিল ইনস্ট্রাকশন রাখা হয়, যেখানে একটি একক ইনস্ট্রাকশনই একাধিক কাজ একসাথে করতে পারে (যেমন মেমরি থেকে একটি মান লোড করা এবং সেটাকে যোগ করা — একটিমাত্র ইনস্ট্রাকশনে)। ঐতিহাসিক প্রেক্ষাপট: যখন মেমরি ছিল ব্যয়বহুল ও ধীর, তখন প্রতিটি ইনস্ট্রাকশন ফেচ করাও ব্যয়বহুল ছিল — তাই প্রতিটি ফেচ করা ইনস্ট্রাকশনে যতটা সম্ভব বেশি কাজ গুঁজে দেওয়াই ছিল স্বাভাবিক অপ্টিমাইজেশন।

৩ · RISC — Reduced Instruction Set Computer

RISC দর্শন (ARM, RISC-V-এর মতো ISA-তে দেখা যায়): তুলনামূলক বেশি সংখ্যক কিন্তু প্রতিটি সরল ইনস্ট্রাকশন রাখা হয় — প্রতিটি ইনস্ট্রাকশন একটিই সাধারণ কাজ করে, এবং সবগুলো ইনস্ট্রাকশনের আকার/ফরম্যাট সাধারণত ইউনিফর্ম। এই নিয়মিততা (regularity) সরাসরি M7-এ আসা পাইপলাইনিংএকাধিক ইনস্ট্রাকশন একসাথে, ওভারল্যাপ করে প্রসেস করার কৌশল — ইউনিফর্ম-সাইজের সরল ইনস্ট্রাকশন এই কৌশলকে অনেক সহজ করে তোলে।-কে সহজ করে তোলে — কারণ যখন প্রতিটি ইনস্ট্রাকশন predictable আকার ও predictable সংখ্যক ধাপে চলে, তখন CPU একাধিক ইনস্ট্রাকশনকে ওভারল্যাপ করে প্রসেস করার পাইপলাইন ডিজাইন করা অনেক সহজ হয়।

RISC-এর একটি কেন্দ্রীয় নীতি হলো লোড/স্টোর আর্কিটেকচার (load/store architecture): শুধুমাত্র উৎসর্গীকৃত (dedicated) লোড ও স্টোর ইনস্ট্রাকশনই মেমরিতে হাত দেয় — বাকি সমস্ত আর্দমেটিক (add, sub, ইত্যাদি) অপারেশন শুধুমাত্র রেজিস্টারের উপর কাজ করে (M5/L26-এ আসা রেজিস্টার ফাইলের সরাসরি ব্যবহার)। এর মানে, মেমরি থেকে একটি মান নিয়ে তাতে যোগ করে আবার মেমরিতে ফেরত রাখতে হলে, RISC-এ এটি ৩টি আলাদা ইনস্ট্রাকশনে ভাঙা থাকবে (LOAD, ADD, STORE) — অথচ CISC-এ হয়তো একটি ইনস্ট্রাকশনেই সম্ভব হতো।

৪ · আধুনিক বাস্তবতা — সীমারেখা ঝাপসা

সৎভাবে বলা দরকার — গত কয়েক দশকে RISC/CISC-এর সীমারেখা অনেকটাই ঝাপসা হয়ে গেছে। আধুনিক x86 (মূলত CISC) চিপগুলো আসলে ভেতরে ভেতরে প্রতিটি জটিল CISC ইনস্ট্রাকশনকে ছোট ছোট, RISC-স্টাইল "মাইক্রো-অপারেশন"-এ ভেঙে ফেলে, তারপর সেই মাইক্রো-অপারেশনগুলো একটি RISC-এর মতো পাইপলাইনেই এক্সিকিউট করে — অর্থাৎ বাহ্যিক ইন্টারফেস (ISA) CISC থাকলেও ভেতরের বাস্তবায়ন RISC-এর মূলনীতি অনুসরণ করে। এই কোর্সের M12/L55-এ x86, ARM ও RISC-V-এর একটি বিস্তারিত কেস স্টাডি থাকবে।

নিচের কোড সেলে এই দুই দর্শনের একটি সরাসরি তুলনা-টেবিল দেখা যাক — instruction count style, instruction complexity, সাধারণ উদাহরণ ও পাইপলাইনিং-বান্ধবতা অনুযায়ী।

# RISC বনাম CISC -- মূল বৈশিষ্ট্যগুলোর একটি তুলনা-টেবিল
isa_comparison = {
    "risc": {
        "instruction_count_style": "বেশি সংখ্যক ইনস্ট্রাকশন",
        "instruction_complexity": "সরল, একটিই কাজ প্রতি ইনস্ট্রাকশনে",
        "memory_access": "শুধু dedicated LOAD/STORE ইনস্ট্রাকশন (load/store architecture)",
        "instruction_size": "সাধারণত ফিক্সড-দৈর্ঘ্য (uniform)",
        "typical_examples": "ARM, RISC-V, MIPS",
        "pipelining_friendliness": "উচ্চ -- predictable আকার/ধাপ",
    },
    "cisc": {
        "instruction_count_style": "কম সংখ্যক ইনস্ট্রাকশন",
        "instruction_complexity": "জটিল, একটি ইনস্ট্রাকশনে একাধিক কাজ",
        "memory_access": "প্রায় যেকোনো আর্দমেটিক ইনস্ট্রাকশন সরাসরি মেমরি স্পর্শ করতে পারে",
        "instruction_size": "ভেরিয়েবল-দৈর্ঘ্য",
        "typical_examples": "x86, x86-64",
        "pipelining_friendliness": "কম -- অসম আকার/জটিলতার কারণে ডিজাইন কঠিন",
    },
}

fields = ["instruction_count_style", "instruction_complexity", "memory_access",
          "instruction_size", "typical_examples", "pipelining_friendliness"]

print(f"{'বৈশিষ্ট্য':30} | {'RISC':45} | {'CISC'}")
print("-" * 120)
for field in fields:
    print(f"{field:30} | {isa_comparison['risc'][field]:45} | {isa_comparison['cisc'][field]}")