মাল্টিকোর প্রসেসর আর্কিটেকচার

১ · মাল্টিকোর প্রসেসর কী

মাল্টিকোর প্রসেসর হলো একটিমাত্র ফিজিক্যাল CPU চিপ, যার ভেতরে একাধিক স্বাধীন কোর থাকে — প্রতিটি কোর নিজস্ব ইনস্ট্রাকশন স্ট্রিম চালাতে সক্ষম, সম্পূর্ণ স্বাধীনভাবে। এটাই L50-এর MIMD ক্যাটাগরির সবচেয়ে সাধারণ, বাস্তব উদাহরণ — একাধিক ইনস্ট্রাকশন স্ট্রিম, একাধিক ডেটা স্ট্রিমে, একই সাথে কাজ করছে, কিন্তু এবার একই চিপের ভেতরে।

২ · ক্যাশ সংগঠন — প্রাইভেট L1/L2, শেয়ার্ড L3

প্রতিটি কোরের সাধারণত নিজস্ব প্রাইভেট L1 (এবং প্রায়ই L2) ক্যাশ থাকে — L42-এর মাল্টি-লেভেল ক্যাশ ধারণার সরাসরি প্রয়োগ, তবে এখন প্রতিটি কোরের নিজস্ব কপি। কিন্তু সব কোর মিলে সাধারণত একটি বড়, শেয়ার্ড L3 ক্যাশ এবং মূল মেমরি সিস্টেম ব্যবহার করে। এই শেয়ারিং-ই ঠিক সেই কারণ, যা পরের পাঠ (L52)-এর "ক্যাশ কোহেরেন্স" সমস্যাকে জন্ম দেয় — যদি একাধিক কোরের প্রাইভেট ক্যাশে একই অ্যাড্রেসের কপি থাকে, একটি কোরের আপডেট অন্য কোরের কাছে অদৃশ্য থেকে যেতে পারে।

৩ · মাল্টিকোর কেন এলো

একটি গুরুত্বপূর্ণ ইঞ্জিনিয়ারিং ইতিহাস: বহু বছর ধরে CPU ডিজাইনাররা একক কোরের ক্লক স্পিড বাড়িয়ে পারফরম্যান্স বাড়িয়েছেন। কিন্তু ক্লক স্পিড বাড়ানো একটি ভৌত সীমায় আটকে গিয়েছিল — উচ্চতর ক্লক ফ্রিকোয়েন্সিতে পাওয়ার খরচ ও তাপ উৎপাদন এত দ্রুত বাড়ে যে তা ব্যবহারিকভাবে সামলানো কঠিন হয়ে পড়ে। তাই একটিমাত্র কোরকে আরও দ্রুততর করার বদলে, ডিজাইনাররা একাধিক, মাঝারি-দ্রুত কোর একই চিপে একসাথে বসাতে শুরু করলেন — কাঁচা প্রতি-কোর গতির বদলে প্যারালালিজম দিয়ে সামগ্রিক পারফরম্যান্স বাড়ানোর কৌশল।

৪ · Symmetric Multiprocessing (SMP)

আধুনিক মাল্টিকোর CPU-র স্ট্যান্ডার্ড মডেল হলো Symmetric Multiprocessing (SMP)সব কোর অভিন্ন এবং শেয়ার্ড মেমরিতে সমান অ্যাক্সেস রাখে -- আধুনিক মাল্টিকোর CPU-র স্ট্যান্ডার্ড মডেল। — সব কোর অভিন্ন এবং শেয়ার্ড মেমরিতে সমান অ্যাক্সেস রাখে (কোনো একটি কোর বিশেষ সুবিধাপ্রাপ্ত নয়)। এটি Operating Systems কোর্সের মাল্টিপ্রসেসর-শিডিউলিং টার্মিনোলজির সরাসরি হার্ডওয়্যার-ভিত্তি।

নিচের কোড সেলে একটি সরল মাল্টিকোর চিপ-লেআউট সিমুলেট করা হলো — দুটি কোর, প্রতিটির নিজস্ব প্রাইভেট L1 ক্যাশ, আর একটি শেয়ার্ড L3 ক্যাশ। একটি মেমরি-অ্যাক্সেস ফাংশন প্রথমে কোরের নিজস্ব L1 চেক করে, তারপর শেয়ার্ড L3, তারপর মূল মেমরি — দুটি কোরের ওভারল্যাপিং ও ভিন্ন অ্যাড্রেস অ্যাক্সেসে এই লুকআপ-অর্ডার কনক্রিটভাবে দেখা যাক।

# সিমুলেটেড মাল্টিকোর ক্যাশ লুকআপ -- বাস্তব হার্ডওয়্যার ক্যাশ নয়, শুধুই ধারণা বোঝানোর সিমুলেশন
def core_access(core_id, address, private_caches, shared_l3, main_memory):
    """কোরের মেমরি অ্যাক্সেস: প্রথমে নিজস্ব প্রাইভেট L1, তারপর শেয়ার্ড L3, তারপর মূল মেমরি --
    মিস হলে উপরের স্তরে কপি বসানো হয় (সিমুলেটেড ক্যাশ-ফিল লজিক)"""
    l1 = private_caches[core_id]
    if address in l1:
        return l1[address], f"Core {core_id}: প্রাইভেট L1 HIT       (address={hex(address)})"

    if address in shared_l3:
        value = shared_l3[address]
        l1[address] = value   # L1-এ কপি বসানো হলো
        return value, f"Core {core_id}: L1 MISS, শেয়ার্ড L3 HIT   (address={hex(address)})"

    value = main_memory[address]
    shared_l3[address] = value
    l1[address] = value
    return value, f"Core {core_id}: L1 MISS, L3 MISS, মূল মেমরি   (address={hex(address)})"


main_memory = {0x100: 10, 0x200: 20, 0x300: 30}
private_caches = {0: {}, 1: {}}
shared_l3 = {}

# ওভারল্যাপিং ও ভিন্ন অ্যাড্রেস অ্যাক্সেস মিলিয়ে ৬টি অ্যাক্সেস, ২টি কোর জুড়ে
accesses = [
    (0, 0x100),  # Core 0 প্রথমবার 0x100 চাইলো -- কোথাও নেই, মেমরি থেকে আসবে
    (1, 0x100),  # Core 1 একই address চাইলো -- Core 0 ইতিমধ্যে L3-এ বসিয়েছে -- L3 HIT
    (0, 0x100),  # Core 0 আবার -- এবার নিজের L1-এই আছে -- L1 HIT
    (1, 0x200),  # Core 1 -- সম্পূর্ণ ভিন্ন address -- মেমরি থেকে আসবে
    (0, 0x200),  # Core 0 -- একই address যা Core 1 এনেছিল -- L3 HIT
    (1, 0x300),  # Core 1 -- আরেকটি ভিন্ন address, কখনো স্পর্শ হয়নি -- মেমরি থেকে আসবে
]

for core_id, addr in accesses:
    value, trace = core_access(core_id, addr, private_caches, shared_l3, main_memory)
    print(f"{trace}  ->  মান = {value}")

print()
print(f"Core 0-এর প্রাইভেট L1: {private_caches[0]}")
print(f"Core 1-এর প্রাইভেট L1: {private_caches[1]}")
print(f"শেয়ার্ড L3: {shared_l3}")